EDN的讀者們面試時是否有被問到過：芯片附近放置的電容是多少？
有些讀者可能會回答0.1uF，但面試官卻又追問：為什么選取0.1uF？而不是0.01uF?或1uF？有什么理論依據嗎？
想必此時不少讀者都會想到，我看別人都是這么畫的，官方推薦也是這么干的，如果你是這么回答，那面試官是不會滿意的。
那該怎么回答才是正確的呢？電路設計的每一個器件可以說是都不是沒有根據的隨便選型，只是可能到你手里之后，已經經過多方驗證，是成型的原理圖，參數不需要修改，所以關注的也少。
回歸正題，接下來分析分析，上面提到的，為什么是0.1uF電容，而不是1uF、10uF......
數字電路要運行穩定可靠，電源一定要“干凈”，并且能量補充一定要及時，也就是濾波去耦一定要好。什么是濾波去耦，簡單的說就是在芯片不需要電流的時候存儲能量，在需要電流的時候又能及時地補充能量。有讀者看到這里會說，這個職責不是DC/DC、LDO的嗎？對，在低頻的時候它們可以搞定，但高速的數字系統就不一樣了。
先來看看電容，電容的作用簡單來說就是存儲電荷。我們都知道在電源中要加電容濾波，在每個芯片的電源腳放置一個0.1uF的電容去耦。但是，有些板子芯片的電源腳旁邊的電容是0.1uF的或者0.01uF的，有什么講究嗎？
要搞懂這個道道就要了解電容的實際特性。理想的電容它只是一個電荷的存儲器，即C。而實際制造出來的電容卻不是那么簡單，分析電源完整性的時候我們常用的電容模型如下圖所示。
上圖中ESR是電容的串聯等效電阻，ESL是電容的串聯等效電感，C才是真正的理想電容。ESR和ESL是由電容的制造工藝和材料決定的，沒法消除。那這兩個東西對電路有什么影響。ESR影響電源的紋波，ESL影響電容的濾波頻率特性。
我們知道：
電容的容抗
Zc=1/ωC
電感的感抗
Zl=ωL，ω=2πf
實際電容的復阻抗為：
Z=ESR+j(ωL - 1/ωC)
=ESR+j2πf L-1/j2πf C
可見，當頻率很低的時候是電容起作用，而頻率高到一定程度電感的作用就不可忽視了；再高的時候電感就起主導作用了，電容就失去濾波的作用了。所以，高頻的時候電容就不是單純的電容了。
實際電容的濾波曲線如下圖所示：
上文說了，電容的等效串聯電感是由電容的制造工藝和材料決定的。實際的貼片陶瓷電容，ESL從零點幾nH到幾個nH不等，封裝越小ESL就越小。
從上圖中看出，電容的濾波曲線并不是平坦的，它像一個’V’，也就是說有選頻特性。有時候我們希望它越平越好（前級的板級濾波），而有時候希望它越尖越好（濾波或陷波）。
影響這個特性的是電容的品質因素Q：
Q=1/ωCESR
ESR越大，Q就越小，曲線就越平坦；反之ESR越小，Q就越大，曲線就越尖。
通常鉭電容和鋁電解有比較小的ESL，而ESR大，所以鉭電容和鋁電解具有很寬的有效頻率范圍，非常適合前級的板級濾波。也就是說，在DC/DC或者LDO的輸入級，常常用較大容量的鉭電容來濾波。而在靠近芯片的地方放一些10uF和0.1uF的電容來去耦，陶瓷電容有很低的ESR。
具體來說，當我們的芯片IC內部的邏輯門在10-50Mhz范圍內執行的時候，芯片內部產生的干擾也在10-50Mhz,（比如51單片機），仔細看上圖的曲線，0.1uF電容 （有兩種，一種是插件，一種是貼片）的谷底剛好落在了這個范圍內，所以能夠濾除這個頻段的干擾，但是，看清楚，是但是，當頻率很高的時候（50-100Mhz），就不是那么回事了，這個時候0.1uF電容個濾波效果就沒有0.01uF好了，以此類推，頻率再高，選用的濾波電容的量級還要變小，具體怎么參考呢?
參考如下表：
所以，以后不要見到什么都放0.1uF的電容，有些高速系統中這些0.1uF的電容根本就起不了作用。
另外，有興趣的讀者可以再看看麻省理工公開課：電路和電子學。
面試完之后，又和面試我的大牛討論了一下他的模擬電路學習的方法，他說的大概的意思就是:
1.保持一顆好奇心，盡可能的刨根問底，不懂的多在論壇上問一問；
2.多看看拆機視頻，看看別人怎么設計的。
綜合整理自網絡
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