作為集成電路產業發展的基石，EDA通過計算機模擬的方式來完成超大規模集成電路芯片的功能設計、綜合、驗證、物理設計等流程的設計，極大地提升了集成電路設計的效率。但EDA領域絕大部分市場份額都為國外大廠所壟斷。隨著國內芯片產業高速蓬勃發展，被‘卡脖子’的EDA產業成為“國產替代”的關鍵點，擁有一批自主可控的EDA工具與企業，獲得更貼近國內芯片設計生態和應用需要的EDA工具支撐，已然成為國家和行業共識。
8月16日，由電子工程領域全球領先的技術媒體機構AspenCore主辦的2022國際集成電路展覽會暨研討會 (IIC)同期的EDA/IP與IC設計論壇上，邀請到了IC設計環節的諸多企業，包括提供EDA工具、IP解決方案等組成部分的市場參與者，深度探討了IC設計市場與技術趨勢。
在邁向先進制程的進程中，硬件功能的擴展不斷地受到挑戰，使得超大規模計算中心和人工智能(AI)設計對運算效能和數據傳輸的要求不斷地提高。先進系統單晶片(SoC)在尺寸上已經到了光罩的極限，因此需要找到創新的解決方案來延續摩爾定律，并且降低功耗、提高效能。在同一封裝中將晶片做 3D 立體堆疊，和使用硅中介層的多小晶片系統 2.5D 封裝，已經成為新的解決方案。當然，這兩種方式也面臨著各自的挑戰。
Cadence公司數字系統設計部門產品驗證群總監，半導體物理和器件專家李玉童以“飛越摩爾 新維度創造無限可能”為主題發表演講
李玉童在演講中介紹，Integrity 3D-IC 將以日和周為單位的手動繞線加速到秒級和分鐘級，輕松滿足性能、信號電源完整性與設計迭代的多重要求，為高帶寬高數據吞吐量的機器學習、超算、高性能移動設備、端計算等應用提供最佳設計支持。
芯和半導體技術支持總監，博士，教授級高工蘇周祥先生對“3DIC先進封裝的發展趨勢和對EDA的挑戰”進行了分享
異構集成的2.5D/3D芯片先進封裝技術是后摩爾時代的關鍵技術，在5G、數據中心、高性能計算和AI等領域發揮了重要作用。2.5D/3D芯片先進封裝技術對EDA，尤其是EM（電磁）仿真技術求解上帶來了巨大的挑戰。據蘇周祥介紹，芯和半導體的“3DIC先進封裝設計分析全流程”EDA平臺，是業界首個用于3DIC多芯片系統設計分析的統一平臺，為用戶構建了一個完全集成、性能卓著且易于使用的環境，提供了從開發、設計、驗證、信號完整性仿真、電源完整性仿真到最終簽核的3DIC全流程解決方案，全面支持2.5D Interposer, 3DIC和Chiplet設計。
燦芯半導體IP項目總監饒青女士分享“燦芯半導體打造國產先進工藝的一站式IP與SoC設計服務平臺”
燦芯半導體基于中芯國際工藝研發了公司自主品牌的“YOU”系列IP和YouSiP（Silicon-Platform）解決方案，經過完整的流片測試驗證，可廣泛應用于5G、AI、高性能計算、云端及邊緣計算、網絡、物聯網、工業互聯網及消費類電子等領域。其中YouSiP方案可以為系統公司、無廠半導體公司提供原型設計參考，從而快速贏得市場。
燦芯作為半導體設計服務領域的領先企業，在當前中國集成電路產業迅猛發展的重大機遇期，芯片設計服務企業是連接集成電路產業鏈上下游的重要紐帶，對于實現芯片國產化、強化產業鏈生態具有重要作用。
上海國微思爾芯技術股份有限公司產品經理梁琪女士，分享“結合系統建模、架構設計與原型驗證，快速且準確定義 SoC 規格”
一塊芯片從設計到上市，其中的環節一環扣一環，面臨的挑戰也是一關接一關。梁琪女士指出，芯片流片失敗的主要原因中，邏輯或功能的錯誤占據了近50%的比例，其中包含了設計失誤、規格變化、規格不正確或不完整、內部服用模塊活IP有缺陷以及外部IP或者測試平臺有缺陷等原因，因此芯片驗證領域的突破對國產IC研發至關重要。
針對芯片設計師的快速建模難題，國微思爾芯帶來了 1+1＞2 的高效解決方案：
借助芯神匠快速虛擬開發技術，改變傳統建模方法來加速概念工程，將依附經驗積累的規約轉變為實際可展示、可運行、可仿真的模型架構。保證了產品從需求分析到設計實現的連貫性，有效縮減總體項目開發時間，并為后續系統方案的擴展升級或新方案設計提供科學的、可重用的參考依據。
而芯神瞳則縮短設計映射到FPGA的時間以最靈活與可擴展的架構體系，以滿足不同設計容量、應用程序和設計階段的需求。透過異構驗證方法學混合仿真來覆蓋多種驗證場景，縮短芯片驗證周期，加速客服軟件開發。
杭州行芯科技有限公司董事長兼總經理賀青先生，分享“行芯Signoff工具鏈加速先進工藝設計收斂”
賀青博士指出，后摩爾時代芯片技術路徑演進朝多維度、差異化、多元化方向發展，三維復雜結構帶來工藝建模挑戰，芯片設計從2D進入3D世界，晶體管微縮帶來大量的復雜工藝效應挑戰，三維集成帶來多種工藝混合、電／電磁／熱／力等耦合、多維度海量數據交互的挑戰，電路規模持續增長提高了設計難度，EDA工具面臨挑戰，此外，功耗、性能以及成本的極致要求都面臨挑戰。行芯一站式Signoff平臺的三大創新點，通過底層架構與算法創新，重構先進工藝建模流程，加速芯片設計簽核收斂。賀青博士介紹，行芯全芯片Signoff精度參數提取工具GloryEX已成功通過Samsung Foundry先進工藝認證，并成為Samsung全球19家EDA合作伙伴中最年輕的企業。
深圳鴻芯微納技術有限公司研發資深總監邵云先生，以“芯之所至，皆有鴻芯 — 鴻芯微納領跑國產數字后端EDA工具解決方案”為主題發表演講
據邵云介紹，鴻芯微納依托國內完整的產業生態，組建專業的研發和支持團隊，建設具有競爭力的技術平臺，致力于完成數字EDA關鍵節點的技術部署，打造完整的國產數字EDA平臺，實現產業鏈關鍵節點的技術突破。鴻芯微2019年發布國內第一款布局布線工具Aguda，其用于芯片設計中的布局布線，也是目前國內唯一能夠提供完備的數字集成電路物理設計解決方案的國產 EDA 工具，產品涵蓋從 Netlist-In 到 GDS-Out 完整的電子設計自動化流程，從布局、預布線、布局優化、時鐘樹綜合、時鐘樹優化、詳細布線、頂層集成的全部技術。
亞馬遜云科技資深解決方案架構師李迎峰先生，分享“云創新智，加速半導體設計創新實踐分享”
在芯片設計的不同階段，算力需求也有極大差異，在補充服務器資源前，任務只能面臨“無盡的等待”。此外，半導體供應鏈還面臨短缺、增加的多方ASIC／SoC開發、平衡功率和性能以及面積與成本、工程師短缺等方面的挑戰，李迎峰表示：部署在亞馬遜科技上的EDA正在幫助解決這些挑戰。
EDA上云可顯著降低設計流程的耗時，提高開發效率。EDA上云后，能夠將部分或者全部 EDA 工具轉移至云上，設計公司各取所需，靈活獲取計算資源，達到規模經濟性，借此亦可提升開發效率，減少芯片設計的時間成本。
史密斯英特康半導體測試事業部資深應用工程經理徐益先生，分享“DaVinci 測試插座精準應對56/112G SerDes PAM4 測試挑戰的解決方案”
各種連接設備和數據密集型的應用持續推動對高性能和適應性強的計算解決方案的需求的增長。手機、平板電腦和汽車信息娛樂系統等移動設備擁有有史以來最復雜的芯片級系統（SoC），而這些芯片級系統面臨著將多個處理部件如CPU、GPU、AI引擎、攝像頭處理器、內存和5G調制解調器合組合到一個芯片中以節省空間，成本和功耗的挑戰。在盡可能小的芯片尺寸上增加更多功能的需求，導致集成電路的間距減少到500微米以下。同時，將系統關鍵部件集成在一塊芯片上，芯片性能的提高會引起引腳到引腳的噪音，或在測試中被稱為“串擾”。盡管測試工程師在封裝設計方面做了很大的努力，但芯片尺寸的縮小仍將不可避免的造成高速信號容易受到串擾的影響，導致出現虛假測試故障。
史密斯英特康旨在利用DaVinci 技術突破這一測試瓶頸。DaVinci Micro測試插座充分利用集成電路(IC)應用的DaVinci同軸技術，做到350µm間距并提供理想的引腳到引腳隔離，減少測試過程中的串擾的影響，并大幅提高了芯片性能測試的準確性。它的創新設計保護了小直徑的信號探針，確保產品可以部署并經受住嚴苛測試環境的考驗。
StarFive資深銷售總監周杰先生以“開啟國產RISC-V產品及生態在高端應用的時代”為主題發表演講
近年來，憑借開源開放的特點，RISC-V異軍突起吸引了全球眾多開發者參與其中，其軟件生態演進十分迅速，與X86、ARM形成了三足鼎立之勢。周杰對國內外高性能RISC-V IP及芯片的發展現狀進行了分析，他認為高性能CPU IP的三個基本要素應包括SPECint2k6>7/Ghz；多發射、亂序執行；10級流水以上的特性。
根據軟件開發和演進的規律，賽昉科技將軟件生態體系建設分為了四個層面，工具鏈、操作系統與組件、開發框架及支撐環境和應用軟件，并與合作伙伴一起，逐層遞進推動RISC-V軟件生態的發展。周杰介紹賽昉科技提供從IP、芯片到硬件芯片平臺的全方位解決方案，包括昉·天樞、昉·驚鴻、昉·星光三大系列。
奎芯科技市場及戰略副總裁--唐睿先生，以“數據中心和車用芯片雙輪驅動IP產業騰飛”為主題發表演講
唐睿認為芯片產業正在開啟第三次產業變革：
一是芯片設計企業明顯增多，系統應用廠商、互聯網公司等也在進入芯片設計領域所需的IP數明顯增多；
二是芯片應用的需求多元化，異構多die的計算架構更符合時代發展趨勢；
三是產品迭代速度也遠超以前，硬件創新速度需跟上軟件發展才能提供必要的算力加速。
做為互聯IP公司，奎芯科技自然成為Chiplet領域重要的玩家和不可或缺的一環。唐睿表示奎芯的不少IP都經過了客戶的充分驗證，做產品風險較小。所以互聯IP公司成為Chiplet 標準件的供應商乃至于一站式Chiplet解決方案平臺是水到渠成的事。
上海阿卡思微電子技術有限公司技術與市場副總裁王銳先生，為我們帶來議題：形式化方法在數字芯片EDA中的應用
不同于其他EDA工具公司，阿卡思微電子專門針對前端設計環節推出了形式化驗證EDA工具——AveMC和邏輯等價性檢查EDA工具——AveCEC。形式化驗證方法正在越來越多地取代傳統仿真驗證。其使用方法是用戶根據設計要求提供驗證所需的屬性和約束，用數學歸納和推理的方法回答這些屬性是否正確。如果不正確，驗證工具會自動生成可用于仿真的激勵鏈，以便于查錯。形式驗證的數學嚴密性使它成為對安全可靠性要求極高的芯片設計的必備選擇，當然也意味著驗證工具的性能要十分可靠。
本場EDA/IP與IC設計論壇上，十二位演講嘉賓從EDA工具、3DIC先進封裝、IP解決方案、原型驗證、半導體測試解決方案等不同角度，闡述了各自企業及產品的技術創新以及技術支持，基本覆蓋到了芯片設計的各個流程環節。
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